PCI IC programmabile Chip Original XCR3128-12VQ100I Macrocell CPLD

Dettaglio rapido:
XCR3128: 128 Macrocell CPLD
Descrizione:
Il XCR3128 CPLD (dispositivo logico programmabile complesso) è il terzo in una famiglia di CoolRunner® CPLDs da Xilinx. Questi dispositivi combinano il potere ad alta velocità e zero 128 in un macrocell CPLD. Con la tecnica di progettazione di FZP, il XCR3128 offre le vere velocità del perno--perno di 10 NS, mentre simultaneamente consegna il potere che è di meno di µA 100 al appoggio senza l'esigenza “dei turbo-pezzi” o altro spegne gli schemi. Sostituendo i metodi convenzionali dell'amplificatore di senso per implementare i termini del prodotto (una tecnica che è stato utilizzato in PLDs dall'era bipolare) con una catena a cascata dei portoni puri di CMOS, il potere dinamico è inoltre sostanzialmente più basso di tutto il CPLD in competizione. Questi dispositivi sono il primo TotalCMOS PLDs, poichè usano sia una tecnologia della trasformazione di CMOS che la tecnica di progettazione completa brevettata di CMOS FZP. Per le applicazioni 5V, Xilinx inoltre offre il XCR5128 ad alta velocità CPLD che offerte queste caratteristiche in un'implementazione completa 5V.
Il Xilinx FZP CPLDs utilizza l'architettura brevettata di XPLA (matrice di logica programmabile estesa). L'architettura di XPLA combina le migliori caratteristiche sia del tipo strutture dell'AMICO che di PLA per consegnare l'alta velocità e l'assegnazione flessibile di logica che provoca la capacità superiore di fare i cambiamenti di progettazione con le piedinature fisse. La struttura di XPLA in ogni blocchetto di logica fornisce ad un percorso veloce dell'AMICO di 10 NS cinque termini dedicati del prodotto per uscita. Questo percorso dell'AMICO si unisce tramite una struttura supplementare di PLA che spiega uno stagno di 32 termini del prodotto completamente ad un programmabile O una matrice che può assegnare i termini del prodotto di PLA a tutta l'uscita nel blocchetto di logica. Questa combinazione permette che la logica sia assegnata efficientemente in tutto il blocchetto di logica e che sostiene l'altrettanto come 37 termini del prodotto su un'uscita. La velocità con cui la logica è assegnata dalla matrice di PLA ad un'uscita è soltanto 2,5 NS, indipendentemente dal numero dei termini del prodotto di PLA ha usato, quali risultati nei tPD del caso peggiore del NS soltanto 12,5 da qualsiasi perno a qualunque altro perno. Inoltre, la logica che è comune alle uscite multiple può essere disposta su un singolo termine del prodotto di PLA ed ha diviso attraverso le uscite multiple via O matrice, efficacemente aumentante la densità di progettazione.
I XCR3128 CPLDs sono sostenuti dagli strumenti dello standard industriale cae (cadenza/OrCAD, logica dell'esemplare, mentore, Synopsys, Synario, Viewlogic e Synplicity), facendo uso di testo (ABEL, VHDL, Verilog) e/o dell'entrata schematica. La verifica di progettazione utilizza i simulatori dello standard industriale per simulazione funzionale e cronometrante. Lo sviluppo è sostenuto sul personal computer, su Sparc e sulle piattaforme di HP. Adattarsi del dispositivo utilizza uno strumento sviluppato Xilinx, XPLA professionale (disponibile sul sito Web di Xilinx).
Applicazioni:
• Il primo TotalCMOS™ PLD dell'industria - sia progettazione di CMOS che tecnologie della trasformazione
• La tecnica di progettazione veloce di potere zero (FZP™) fornisce il potere ultrabasso e l'alta velocità stessa
• IEEE 1149,1 compiacente, capacità di prova di JTAG
- Quattro interfaccia del perno JTAG (TCK, TMS, TDI, TDO)
- Regolatore del RUBINETTO di IEEE 1149,1
- I comandi di JTAG includono: L'esclusione, campione/precarica, Extest, Usercode, Idcode, HighZ
• 3.3V, In-sistema programmabile (ISP) facendo uso dell'interfaccia di JTAG
- generazione di supervoltage del Su chip
- I comandi dell'ISP includono: Permetta a, cancelli, programmi,
Verifichi
- Di sostegno dalle piattaforme di programmazione multiple dell'ISP
• I ritardi ad alta velocità del perno--perno di 10 NS
• Potere statico ultrabasso meno di µA di 100
• 100% routable con utilizzazione 100% mentre tutti i perni e tutti i macrocells sono riparati
• Modello cronometrante deterministico che è estremamente semplice da usare
• Quattro orologi disponibili
• Polarità programmabile dell'orologio ad ogni macrocell
• Contributo alla sincronizzazione asincrona
• L'architettura innovatrice di XPLA™ combina ad alta velocità con la flessibilità estrema
• 1000 cancellano/cicli di programma garantiti
• 20 anni di conservazione di dati hanno garantito
• Logica estensibile a 37 termini del prodotto
• PCI compiacente
• Processo avanzato di 0.5µ E2CMOS
• Il pezzo di sicurezza impedisce l'accesso non autorizzato
• Entrata e verifica di progettazione facendo uso dello standard industriale e degli strumenti di Xilinx cae
• Programmatori usando riprogrammabili del dispositivo dello standard industriale
• La struttura innovatrice di termine di controllo fornisce i termini di somma o i termini del prodotto in ogni logica per bloccare per:
- Un amplificatore programmabile di 3 stati
- Il macrocell asincrono registra il preregolamento/risistemazione
- Un perno globale programmabile di 3 stati facilita «il letto dei chiodi» che provano senza usando le risorse di logica
- Disponibile in pacchetti di PLCC, di VQFP e di PQFP
- Disponibile sia nei gradi commerciali che industriali
Specifiche: