Chip programmabile CPLD XCR3128XL-7VQ100I di Coolrunner XPLA3 IC

Dettaglio rapido:

CoolRunner XPLA3 CPLD


Descrizione:

La famiglia di CoolRunner XPLA3 (matrice di logica programmabile estesa) di CPLDs è mirata a per le centrali elettriche di potere basso che includono portatile, tenuto in mano e le applicazioni sensibili di potere. Ogni membro della famiglia di CoolRunner XPLA3 comprende la tecnologia di progettazione veloce di potere zero (FZP) che combina il potere basso e l'alta velocità. Con questa tecnica di progettazione, la famiglia di CoolRunner XPLA3 offre le vere velocità del perno--perno di 5,0 NS, mentre simultaneamente consegna il potere che è di meno di μW 56 al appoggio senza l'esigenza «dei pezzi di turbo» o altra spegne gli schemi. Sostituendo i metodi convenzionali dell'amplificatore di senso per implementare i termini del prodotto (una tecnica che è stato utilizzato in PLDs dall'era bipolare) con una catena a cascata dei portoni puri di CMOS, il potere dinamico è inoltre sostanzialmente più basso di qualunque altro CPLD. I dispositivi di CoolRunner sono il solo TotalCMOS PLDs, poichè usano sia una tecnologia della trasformazione di CMOS che la tecnica di progettazione completa brevettata di CMOS FZP. La tecnica di progettazione di FZP combina le celle veloci di memoria non volatile con la memoria di ombra ultrabassa di SRAM di potere per consegnare la famiglia del potere più basso 3.3V CPLD dell'industria.
La famiglia di CoolRunner XPLA3 impiega una struttura completa di PLA per l'assegnazione di logica all'interno di un blocco funzionale. Il PLA fornisce la densità di logica e della flessibilità massima, il perno superiore che chiude la capacità a chiave, mentre mantiene la sincronizzazione deterministica.
CoolRunner XPLA3 CPLDs è sostenuto dagli strumenti del software e dello standard industriale cae di Xilinx® WebPACK™ (mentore, cadenza/OrCAD, logica dell'esemplare, Synopsys, Viewlogic e Synplicity), facendo uso dei redattori di HDL con ABEL, VHDL e Verilog e/o entrata schematica di progettazione di bloccaggio.
La verifica di progettazione utilizza i simulatori dello standard industriale per simulazione funzionale e cronometrante. Lo sviluppo è sostenuto sul personal computer multiplo (PC), espone al sole e piattaforme di HP.
Le caratteristiche della famiglia di CoolRunner XPLA3 inoltre comprendono lo standard industriale, IEEE 1149,1, interfaccia di JTAG con quali prove, il In-sistema programmare (ISP) e riprogrammare di frontiera-ricerca del dispositivo può accadere. Il CoolRunner XPLA3 CPLD è elettricamente riprogrammabile facendo uso dei programmatori del dispositivo dello standard industriale.


Applicazioni:

• La tecnica di progettazione veloce di potere zero (FZP) fornisce il potere ultrabasso e l'alta velocità stessa
- Una corrente standby tipica di μA 17 - 18 a 25°C
• L'architettura innovatrice di CoolRunner™ XPLA3 combina l'alta velocità con la flessibilità estrema
• Sulla base del primo TotalCMOS PLD dell'industria — sia progettazione di CMOS che tecnologie della trasformazione
• 0.35μ avanzato cinque processo del metallo EEPROM di strato
- 1.000 cancellano/cicli di programma garantiti
- 20 anni di conservazione di dati hanno garantito
• 3V, In-sistema programmabile (ISP) facendo uso dell'interfaccia di JTAG IEEE 1149,1
- Prova completa di Frontiera-ricerca (IEEE 1149,1)
- Periodi di programmazione veloci
• Contributo alla sincronizzazione asincrona complessa
- 16 orologi di termine del prodotto e quattro orologi di termine di controllo locale per blocco funzionale
- Quattro orologi globali ed un orologio universale di termine di controllo per dispositivo
• Conservazione eccellente del perno durante i cambiamenti di progettazione
• Disponibile nel grado commerciale e nel grado industriale esteso di tensione (2.7V a 3.6V)
• perni tolleranti dell'ingresso/uscita 5V
• Un tempo di messa a punto del registro d'entrata di 2,5 NS
• Logica del singolo passaggio estensibile a 48 termini del prodotto
• I ritardi ad alta velocità del perno--perno di 5,0 NS
• Controllo di tasso di pantano per uscita
• 100% routable
• Il pezzo di sicurezza impedisce l'accesso non autorizzato
• Supporti chetappano capacità
• Entrata/verifica di progettazione facendo uso di Xilinx o degli strumenti dello standard industriale cae
• La struttura innovatrice di termine di controllo fornisce:
- Sincronizzazione asincrona del macrocell
- Il macrocell asincrono registra il preregolamento/risistemazione
- L'orologio permette al controllo per macrocell
• Uscita quattro permettere ai comandi per blocco funzionale
• NAND ripiegato per ottimizzazione di sintesi
• Stato universale 3 che facilita «letto la prova di chiodi»
• Disponibile in Chip-scala BGA, pacchetti Fineline di QFP e di BGA. disponibile senza Pb per la maggior parte dei tipi del pacchetto.


Specifiche: